可綜合的Verilog語法(劍橋大學,影印),希望對大家有用
資源簡介:可綜合的Verilog語法(劍橋大學,影印) Synthesizable Verilogsyntax and semantics
上傳時間: 2014-01-15
上傳用戶:bruce5996
資源簡介:可綜合的Verilog編碼,很不錯,學習Verilog必看。不容錯過
上傳時間: 2014-01-05
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資源簡介:Verilog HDL程序設計教程,以可綜合的設計為重點,同時對仿真和模擬也作了深入闡述。全面介紹了Verilog HdL 詞法,語法。
上傳時間: 2014-01-19
上傳用戶:zhangyi99104144
資源簡介:一個可綜合的串并轉換接口Verilog源代碼
上傳時間: 2014-01-07
上傳用戶:txfyddz
資源簡介:一個可綜合的同步FIFO的Verilog源代碼
上傳時間: 2015-12-13
上傳用戶:天誠24
資源簡介:可綜合的vhdl設計特點.pdf
上傳時間: 2015-01-21
上傳用戶:gdgzhym
資源簡介:SOURCE INSIGHT的Verilog語法插件,SOURCE INSIGHT支持自動完成等功能,是一個不錯的硬件語言編輯分析器
上傳時間: 2015-08-06
上傳用戶:hphh
資源簡介:可綜合的FIFO存儲器,全部在一個壓縮包中,測試過,可以使用.
上傳時間: 2014-01-17
上傳用戶:yt1993410
資源簡介:一個可以綜合的Verilog 寫的FIFO存儲器 內附文檔說明
上傳時間: 2015-11-15
上傳用戶:Avoid98
資源簡介:一個可以綜合的Verilog 寫的FIFO存儲器,word格式
上傳時間: 2016-04-23
上傳用戶:天誠24
資源簡介:可綜合的VerilogHDL設計實例: ---簡化的RISC 8位CPU設計簡介---
上傳時間: 2016-08-09
上傳用戶:zwei41
資源簡介:基于Xilinx Vertex4的可綜合的二級DCM模塊源代碼,可生成400Mhz時鐘信號
上傳時間: 2013-11-25
上傳用戶:515414293
資源簡介:基于Xilinx Vertex2的可綜合的2048x10位的讀寫可控制FIFO模塊源代碼,深度可控
上傳時間: 2017-01-17
上傳用戶:我們的船長
資源簡介:介紹Verilog HDL, 內容包括: – Verilog應用 – Verilog語言的構成元素 – 結構級描述及仿真 – 行為級描述及仿真 – 延時的特點及說明 – 介紹Verilog testbench • 激勵和控制和描述 • 結果的產生及驗證 – 任務task及函數function ...
上傳時間: 2013-12-19
上傳用戶:shanml
資源簡介:北大微電子學系于敦山老師的課件,介紹Verilog HDL、Cadence Verilog仿真器、可綜合的Verilog HDL、設計舉例、自動布局布線工具、Verilog的詞匯約定等內容
上傳時間: 2013-11-25
上傳用戶:chenbhdt
資源簡介:Uart port 是一段不錯的,完全可綜合的Verilog源碼
上傳時間: 2014-12-08
上傳用戶:sqq
資源簡介:Synthesizable Verilo---syntax and semantics一本很好的關于Verilog可綜合設計的參考書
上傳時間: 2015-02-16
上傳用戶:葉山豪
資源簡介:拿Verilog和vhdl編寫的串口通信代碼(可綜合)
上傳時間: 2015-08-22
上傳用戶:bcjtao
資源簡介:第一章 數字信號處理、計算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設計方法概述 第三章 Verilog HDL的基本語法 第四章 不同抽象級別的Verilog HDL模型 第五章 基本運算邏輯和它們的Verilog HDL模型 第六章 運算和數據流動控制邏輯 第七章...
上傳時間: 2016-02-08
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資源簡介:Verilog源代碼 王金明教程用的配套代碼和一些可綜合代碼
上傳時間: 2016-05-19
上傳用戶:ccclll
資源簡介:Uart Verilog 代碼 可綜合 很好的代碼
上傳時間: 2017-03-11
上傳用戶:a6697238
資源簡介:本文簡單探討了Verilog HDL設計中的可綜合性問題,適合HDL初學者閱讀 ? 用組合邏輯實現的電路和用時序邏輯實現的 電路要分配到不同的進程中。 不要使用枚舉類型的屬性。 Integer應加范圍限制。 通常的可綜合代碼應該是同步...
上傳時間: 2013-10-21
上傳用戶:smallfish
資源簡介:????????Verilog_HDL的基本語法詳解(夏宇聞版):Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說,既可以用電路的功...
上傳時間: 2013-11-23
上傳用戶:青春給了作業95
資源簡介:關于Verilog中的可綜合語句和不可綜合語句的匯總介紹
上傳時間: 2013-12-09
上傳用戶:青春給了作業95
資源簡介:????????Verilog_HDL的基本語法詳解(夏宇聞版):Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說,既可以用電路的功...
上傳時間: 2014-12-04
上傳用戶:cppersonal
資源簡介:關于Verilog中的可綜合語句和不可綜合語句的匯總介紹
上傳時間: 2013-11-27
上傳用戶:squershop
資源簡介:本文簡單探討了Verilog HDL設計中的可綜合性問題,適合HDL初學者閱讀 ? 用組合邏輯實現的電路和用時序邏輯實現的 電路要分配到不同的進程中。 不要使用枚舉類型的屬性。 Integer應加范圍限制。 通常的可綜合代碼應該是同步...
上傳時間: 2013-11-18
上傳用戶:swaylong
資源簡介:arm9_fpga2_Verilog是一個可以綜合的用Verilog寫的arm9的ip軟核,對學習arm和FPGA開發有幫助。
上傳時間: 2013-08-23
上傳用戶:xlcky
資源簡介:算法設計到硬件邏輯的實現 - 實驗練習與Verilog語法手冊
上傳時間: 2014-01-27
上傳用戶:dddddd55
資源簡介:算法設計到硬件邏輯的實現 - 實驗練習與Verilog語法手冊
上傳時間: 2013-10-30
上傳用戶:012345