VeriLog HDL編寫的CPU模型，很經典，比較通用
標簽： VeriLog HDL CPU 編寫
上傳時間： 2013-12-24
上傳用戶：龍飛艇
VeriLog HDL編寫的總線功能模型，十分有用，需要的下載
標簽： VeriLog HDL 編寫 總線
上傳時間： 2013-12-20
上傳用戶：ls530720646
一個電子中的VeriLog實驗源代碼。適合VeriLog初學者學習參考
標簽： VeriLog 電子 實驗 初學者
上傳時間： 2014-12-05
上傳用戶：huyiming139
計數器 同步異步預置數清零 VeriLog hdl 編寫
標簽： VeriLog hdl 計數器 編寫
上傳時間： 2013-12-18
上傳用戶：鳳臨西北
VeriLog 教程，介紹了用VeriLog語言寫硬件電路的描述語言。內容詳細豐富！！是一不不錯的教程
標簽： VeriLog 教程
上傳時間： 2015-06-27
上傳用戶：天誠24
VeriLog HDL實現的I2C Slave模擬
標簽： VeriLog Slave HDL I2C
上傳時間： 2014-11-17
上傳用戶：ztj182002
mentor UART IP VeriLog源碼 以通過驗證.
標簽： VeriLog mentor UART IP
上傳時間： 2014-07-10
上傳用戶：dyctj
是用VeriLog寫的,解復接程序,可以把復接的反過來,一般用在解碼程序中!
標簽： VeriLog 程序 解碼程序
上傳時間： 2015-07-02
上傳用戶：xinyuzhiqiwuwu
用VeriLog編寫的程序,用來計算誤碼率的,可以在編碼和解碼過程中用的到的!
標簽： VeriLog 編寫 程序 計算
上傳時間： 2013-12-25
上傳用戶：zhyiroy
checksum fpga VeriLog
標簽： checksum VeriLog fpga
上傳時間： 2014-01-22
上傳用戶：ruixue198909
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