使用Verilog HDL 實現AES硬體加解密
標簽： Verilog HDL AES 加解密
上傳時間： 2016-08-25
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用verilog HDL產生正弦階梯波。加da即可輸出正弦波
標簽： verilog HDL 正弦 輸出
上傳時間： 2014-01-17
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標準SDR SDRAM控制器參考設計_verilog_lattice\sdr_ctrl.v
標簽： verilog_latticesdr_ctrl SDRAM SDR 標準
上傳時間： 2016-08-28
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基于Verilog HDL的異步FIFO設計與實現
標簽： Verilog FIFO HDL
上傳時間： 2013-12-19
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verilog HDL語言編寫的數字秒表，仿真已經通過，可供參考
標簽： verilog HDL 語言 編寫
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《Verilog HDL 語言編程》 異步FIFO設計（基于Verilog)
標簽： Verilog FIFO HDL 語言編程
上傳時間： 2016-08-30
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<Verilog HDL 語言編程》 RS(204,188)譯碼器的設計
標簽： Verilog HDL 204 188
上傳時間： 2013-11-30
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《Verilog HDL語言編程》 常有加法器（基于Verilog）
標簽： Verilog HDL 語言編程 加法器
上傳時間： 2013-12-18
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介紹stack的使用 v
標簽： stack
上傳時間： 2016-08-31
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FPGA開發入門的Verilog HDL程序---流水燈,真實可用，驗證通過，工程環境為Altera Quartus
標簽： Verilog FPGA HDL 程序
上傳時間： 2016-09-01
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