用Verilog HDL 實現時鐘(時和分)
資源簡介:用Verilog HDL 實現時鐘(時和分)
上傳時間: 2013-12-26
上傳用戶:Amygdala
資源簡介:用Verilog HDL實現的任意 頻率分頻器源代碼,是一個通用的程序
上傳時間: 2014-01-07
上傳用戶:alan-ee
資源簡介:數字時鐘顯示模塊,用Verilog HDL 實現
上傳時間: 2016-03-03
上傳用戶:yiwen213
資源簡介:用Verilog HDL實現的曼徹斯特編碼器和解碼器。
上傳時間: 2013-12-23
上傳用戶:lifangyuan12
資源簡介:用Verilog HDL實現I2C Master Controller 的設計,包括主程序設計和測試程序設計
上傳時間: 2014-01-04
上傳用戶:tonyshao
資源簡介:用Verilog HDL實現曼徹斯特編碼的源碼
上傳時間: 2013-12-29
上傳用戶:lhc9102
資源簡介:用Verilog HDL實現I2C總線功能,對I2C總線有很大幫助
上傳時間: 2013-12-28
上傳用戶:ouyangtongze
資源簡介:用Verilog HDL實現I2C總線功能,對I2C總線有很大幫助
上傳時間: 2013-12-31
上傳用戶:zhouchang199
資源簡介:用Verilog HDL實現的1553B航空電子總線接口。
上傳時間: 2016-05-19
上傳用戶:許小華
資源簡介:用Verilog HDL實現的VGA顯示彩條信號,其中包括VGA時序、豎彩條、橫彩條、棋盤格
上傳時間: 2016-06-29
上傳用戶:yangbo69
資源簡介:用Verilog HDL實現了83編碼器.
上傳時間: 2016-07-15
上傳用戶:731140412
資源簡介:這是一篇介紹用Verilog語言實現viterbi譯碼和rake接收機的文章,實用性很強的,在這里也感謝這篇文章的作著
上傳時間: 2016-09-19
上傳用戶:yuchunhai1990
資源簡介:用Verilog HDL實現狀態機的設計
上傳時間: 2014-01-22
上傳用戶:netwolf
資源簡介:用Verilog HDL實現I2C總線功能
上傳時間: 2013-11-07
上傳用戶:源弋弋
資源簡介:用Verilog HDL實現I2C總線功能
上傳時間: 2013-11-05
上傳用戶:sssl
資源簡介:用VHDL語言實現一個能顯示時、分、秒的時鐘:可分別進行時和分的手動校正;12小時、24小時計時制可選,12小時制時有上下午指示;當計時到預定時間(此時間可手動設置)時,揚聲器發出鬧鈴信號,鬧鈴時間為10秒,可提前終止鬧鈴。
上傳時間: 2014-01-05
上傳用戶:hn891122
資源簡介:本文件提供了用Verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
上傳時間: 2013-12-17
上傳用戶:ynwbosss
資源簡介:這是關于2分頻的vHDL實現和Verilog HDL實現,都已經仿真驗證了其正確性,大家可以對比參考。
上傳時間: 2014-10-27
上傳用戶:lwwhust
資源簡介:用VHADL和Verilog HDL實現帶進位的8位加減法器。
上傳時間: 2016-07-12
上傳用戶:bruce
資源簡介:用Verilog HDL 寫的時鐘程序,在DE2上實現了。
上傳時間: 2017-07-11
上傳用戶:tyler
資源簡介:減1計數器 一、設計要求 用Verilog HDL語言設計一個計數器。 要求計數器具有異步置位/復位功能,可以進行自增和自減計數,其計數周期為2^N(N為二進制位數)。 二、設計原理 輸入/輸出說明: d:異步置數數據輸入; q:當前計數器數據輸出; clock:時鐘脈沖...
上傳時間: 2015-03-28
上傳用戶:zycidjl
資源簡介:用cpld實現曼徹斯特編碼 用Verilog HDL進行曼徹斯特編碼,用于通信中
上傳時間: 2015-05-02
上傳用戶:chenbhdt
資源簡介:Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產生。
上傳時間: 2015-07-18
上傳用戶:yulg
資源簡介:用Verilog HDL硬件描述語言實現多人搶答器功能,有計時,計分,報警等功能。
上傳時間: 2015-11-25
上傳用戶:1427796291
資源簡介:用Verilog HDL寫的數字時鐘,已經在開發板上驗證過的,絕對原創,使用數碼管進行顯示!
上傳時間: 2013-12-03
上傳用戶:lnnn30
資源簡介:actel A3P250 fpga用Verilog HDL語言實現串口功能的源代碼
上傳時間: 2013-12-23
上傳用戶:aa17807091
資源簡介:是幾個用Verilog HDL語言編寫的源代碼(里面包括實現濾波器等),對想學習這個語言的朋友很有幫助!
上傳時間: 2016-05-22
上傳用戶:ouyangtongze
資源簡介:用FPGA Verilog HDL實現千兆以太網MAC。
上傳時間: 2014-01-12
上傳用戶:yuanyuan123
資源簡介:這是我用Verilog HDL語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.
上傳時間: 2013-11-29
上傳用戶:jjj0202
資源簡介:16階FIR濾波器--本設計用Verilog HDL語言串行DA算法實現16階有限頻率響應濾波器!
上傳時間: 2016-11-26
上傳用戶:moshushi0009