verilog實現的數字跑表 精確到10ms
資源簡介:verilog實現的數字跑表 精確到10ms
上傳時間: 2014-01-27
上傳用戶:Amygdala
資源簡介:用verilog實現的數字跑表,下載到FPGA開發板上驗證通過。下載后從新分配引腳即可用。
上傳時間: 2014-01-13
上傳用戶:頂得柱
資源簡介:微機接口中用匯編語言實現的數字錄音機,用到8255,8253等芯片
上傳時間: 2013-12-14
上傳用戶:cc1
資源簡介:verilog實現的數字濾波器,用于fpga
上傳時間: 2014-12-04
上傳用戶:chenlong
資源簡介:用匯編語言實現51單片機的ADC0808的AD轉換 精確到小數點兩位.
上傳時間: 2016-01-25
上傳用戶:1159797854
資源簡介:用verilog HDL / VHDL實現的數字頻率計(完整實驗報告)
上傳時間: 2014-01-22
上傳用戶:dapangxie
資源簡介:verilog語言實現的數字鐘,各種定時鬧鐘功能類似真實的表~利用EDA實驗平臺實現~~
上傳時間: 2014-06-21
上傳用戶:plsee
資源簡介:verilog語言實現的數字下變頻設計。 在ALTERA的QUARTUS ii下實現。實用,好用。
上傳時間: 2017-05-07
上傳用戶:三人用菜
資源簡介:基于verilog語言的數字通信系統的幀同步的實現原理以及verilog代碼實現
上傳時間: 2017-07-02
上傳用戶:lwwhust
資源簡介:用bp實現的數字識別程序,用到了經典的bp算法,可移植到其他應用程序中去
上傳時間: 2015-04-16
上傳用戶:haoxiyizhong
資源簡介:設計說明:1。數據結構和表示:程序用1、2、3、4分別表示將右、上、左、下的數字塊移動到空格之中。采用典型的樹+鏈表結構,每種局面產生一個BoardState類。出于避免走法順序列表被過多復制的考慮,在樹結構中保存局面的繼承關系。每種新的局面產生后,引用估...
上傳時間: 2015-05-02
上傳用戶:xieguodong1234
資源簡介:這是在FPGA上實現的數字鐘功能,用verilog語言編程,已功過編譯,仿真驗證
上傳時間: 2013-12-18
上傳用戶:R50974
資源簡介:在maxplusII上用VHDL語言編程實現的數字基帶信號的同步提取,是一個密碼輸入和修改的實例。在硬件實驗箱上連線,并將程序下載到主芯片上完成。
上傳時間: 2014-01-07
上傳用戶:TF2015
資源簡介:使用verilog實現全數字16QAM調制器,載波頻率1MHZ,數據比特流的速率為100Kbps
上傳時間: 2022-05-22
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資源簡介:用verilog實現的以太網接口!!!!!!!!!!!!!!!!!!
上傳時間: 2013-07-13
上傳用戶:LSPSL
資源簡介:用verilog實現的串口收發數據程序,已經調試通過
上傳時間: 2013-08-21
上傳用戶:lixinxiang
資源簡介:verilog實現的DDS正弦信號發生器和測頻測相模塊,DDS模塊可產生兩路頻率和相位差均可預置調整的值正弦波,頻率范圍為20Hz-5MHz,相位范圍為0°-359°,測量的數據通過引腳傳輸給單片機,單片機進行計算和顯示。
上傳時間: 2013-08-28
上傳用戶:asdfasdfd
資源簡介:verilog 實現的jtag ip模塊 包括了測試程序
上傳時間: 2014-12-08
上傳用戶:葉山豪
資源簡介:用verilog實現的四乘四鍵盤程序,在Quartus II上編譯通過并成功
上傳時間: 2015-05-13
上傳用戶:ruan2570406
資源簡介:在公司做的一個用FPGA實現的數字電視系統中 ASI轉TS流的程序
上傳時間: 2015-05-14
上傳用戶:xhz1993
資源簡介:用復雜可編程邏輯器件(CPLD)實現的數字鐘控系統
上傳時間: 2015-06-02
上傳用戶:xymbian
資源簡介:此代碼是用verilog實現的以太網接口,在此基礎上做修改,可以作為一般的以太網接口程序開發.
上傳時間: 2014-01-20
上傳用戶:zhichenglu
資源簡介:用純java語言實現的數字證書制作工具。
上傳時間: 2015-06-19
上傳用戶:懶龍1988
資源簡介:用8051單片機實現的寫入按鍵次數到24c02,并讀出來顯示在4 個LED 上。并脫機運行驗證結果
上傳時間: 2014-01-15
上傳用戶:luopoguixiong
資源簡介:這是我下的一個用verilog實現的除法代碼
上傳時間: 2015-10-01
上傳用戶:zhuoying119
資源簡介:基于FPGA的2048點FFT的verilog實現的源代碼。
上傳時間: 2014-12-02
上傳用戶:GavinNeko
資源簡介:這是在FPGA上實現的數字電壓表,用VHDL編寫的,已通過編譯,仿真驗證。
上傳時間: 2015-10-24
上傳用戶:tyler
資源簡介:這是一個用verilog實現的除法器代碼。
上傳時間: 2013-12-28
上傳用戶:wmwai1314
資源簡介:約瑟夫環 1. 本演示程序利用一循環鏈表,每個結點為一人,類似將人按順時針方向圍坐一圈,每個結點包括,號碼,密碼.號碼是作為排的順序.密碼用來作為下一次報數的數字.當走到結尾時,再下個結點便循環回去,依此類推. 2. 演示程序以用戶與計算機的對話方式執行,...
上傳時間: 2014-07-25
上傳用戶:weiwolkt
資源簡介:用VHDL和verilog實現的四人搶答器
上傳時間: 2015-11-15
上傳用戶:redmoons