verilog實(shí)現(xiàn)的數(shù)字跑表 精確到10ms
資源簡介：verilog實(shí)現(xiàn)的數(shù)字跑表 精確到10ms
上傳時(shí)間： 2014-01-27
上傳用戶：Amygdala
資源簡介：用verilog實(shí)現(xiàn)的數(shù)字跑表，下載到FPGA開發(fā)板上驗(yàn)證通過。下載后從新分配引腳即可用。
上傳時(shí)間： 2014-01-13
上傳用戶：頂?shù)弥?/p>
資源簡介：微機(jī)接口中用匯編語言實(shí)現(xiàn)的數(shù)字錄音機(jī),用到8255,8253等芯片
上傳時(shí)間： 2013-12-14
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資源簡介：verilog實(shí)現(xiàn)的數(shù)字濾波器，用于fpga
上傳時(shí)間： 2014-12-04
上傳用戶：chenlong
資源簡介：用匯編語言實(shí)現(xiàn)51單片機(jī)的ADC0808的AD轉(zhuǎn)換 精確到小數(shù)點(diǎn)兩位.
上傳時(shí)間： 2016-01-25
上傳用戶：1159797854
資源簡介：用verilog HDL / VHDL實(shí)現(xiàn)的數(shù)字頻率計(jì)（完整實(shí)驗(yàn)報(bào)告）
上傳時(shí)間： 2014-01-22
上傳用戶：dapangxie
資源簡介：verilog語言實(shí)現(xiàn)的數(shù)字鐘，各種定時(shí)鬧鐘功能類似真實(shí)的表~利用EDA實(shí)驗(yàn)平臺實(shí)現(xiàn)~~
上傳時(shí)間： 2014-06-21
上傳用戶：plsee
資源簡介：verilog語言實(shí)現(xiàn)的數(shù)字下變頻設(shè)計(jì)。 在ALTERA的QUARTUS ii下實(shí)現(xiàn)。實(shí)用，好用。
上傳時(shí)間： 2017-05-07
上傳用戶：三人用菜
資源簡介：基于verilog語言的數(shù)字通信系統(tǒng)的幀同步的實(shí)現(xiàn)原理以及verilog代碼實(shí)現(xiàn)
上傳時(shí)間： 2017-07-02
上傳用戶：lwwhust
資源簡介：用bp實(shí)現(xiàn)的數(shù)字識別程序，用到了經(jīng)典的bp算法，可移植到其他應(yīng)用程序中去
上傳時(shí)間： 2015-04-16
上傳用戶：haoxiyizhong
資源簡介：設(shè)計(jì)說明：1。數(shù)據(jù)結(jié)構(gòu)和表示：程序用1、2、3、4分別表示將右、上、左、下的數(shù)字塊移動(dòng)到空格之中。采用典型的樹+鏈表結(jié)構(gòu)，每種局面產(chǎn)生一個(gè)BoardState類。出于避免走法順序列表被過多復(fù)制的考慮，在樹結(jié)構(gòu)中保存局面的繼承關(guān)系。每種新的局面產(chǎn)生后，引用估...
上傳時(shí)間： 2015-05-02
上傳用戶：xieguodong1234
資源簡介：這是在FPGA上實(shí)現(xiàn)的數(shù)字鐘功能，用verilog語言編程，已功過編譯，仿真驗(yàn)證
上傳時(shí)間： 2013-12-18
上傳用戶：R50974
資源簡介：在maxplusII上用VHDL語言編程實(shí)現(xiàn)的數(shù)字基帶信號的同步提取，是一個(gè)密碼輸入和修改的實(shí)例。在硬件實(shí)驗(yàn)箱上連線，并將程序下載到主芯片上完成。
上傳時(shí)間： 2014-01-07
上傳用戶：TF2015
資源簡介：使用verilog實(shí)現(xiàn)全數(shù)字16QAM調(diào)制器，載波頻率1MHZ，數(shù)據(jù)比特流的速率為100Kbps
上傳時(shí)間： 2022-05-22
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資源簡介：用verilog實(shí)現(xiàn)的以太網(wǎng)接口!!!!!!!!!!!!!!!!!!
上傳時(shí)間： 2013-07-13
上傳用戶：LSPSL
資源簡介：用verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序，已經(jīng)調(diào)試通過
上傳時(shí)間： 2013-08-21
上傳用戶：lixinxiang
資源簡介：verilog實(shí)現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數(shù)據(jù)通過引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。
上傳時(shí)間： 2013-08-28
上傳用戶：asdfasdfd
資源簡介：verilog 實(shí)現(xiàn)的jtag ip模塊 包括了測試程序
上傳時(shí)間： 2014-12-08
上傳用戶：葉山豪
資源簡介：用verilog實(shí)現(xiàn)的四乘四鍵盤程序,在Quartus II上編譯通過并成功
上傳時(shí)間： 2015-05-13
上傳用戶：ruan2570406
資源簡介：在公司做的一個(gè)用FPGA實(shí)現(xiàn)的數(shù)字電視系統(tǒng)中 ASI轉(zhuǎn)TS流的程序
上傳時(shí)間： 2015-05-14
上傳用戶：xhz1993
資源簡介：用復(fù)雜可編程邏輯器件(CPLD)實(shí)現(xiàn)的數(shù)字鐘控系統(tǒng)
上傳時(shí)間： 2015-06-02
上傳用戶：xymbian
資源簡介：此代碼是用verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開發(fā).
上傳時(shí)間： 2014-01-20
上傳用戶：zhichenglu
資源簡介：用純java語言實(shí)現(xiàn)的數(shù)字證書制作工具。
上傳時(shí)間： 2015-06-19
上傳用戶：懶龍1988
資源簡介：用8051單片機(jī)實(shí)現(xiàn)的寫入按鍵次數(shù)到24c02，并讀出來顯示在4 個(gè)LED 上。并脫機(jī)運(yùn)行驗(yàn)證結(jié)果
上傳時(shí)間： 2014-01-15
上傳用戶：luopoguixiong
資源簡介：這是我下的一個(gè)用verilog實(shí)現(xiàn)的除法代碼
上傳時(shí)間： 2015-10-01
上傳用戶：zhuoying119
資源簡介：基于FPGA的2048點(diǎn)FFT的verilog實(shí)現(xiàn)的源代碼。
上傳時(shí)間： 2014-12-02
上傳用戶：GavinNeko
資源簡介：這是在FPGA上實(shí)現(xiàn)的數(shù)字電壓表，用VHDL編寫的，已通過編譯，仿真驗(yàn)證。
上傳時(shí)間： 2015-10-24
上傳用戶：tyler
資源簡介：這是一個(gè)用verilog實(shí)現(xiàn)的除法器代碼。
上傳時(shí)間： 2013-12-28
上傳用戶：wmwai1314
資源簡介：約瑟夫環(huán) 1. 本演示程序利用一循環(huán)鏈表,每個(gè)結(jié)點(diǎn)為一人,類似將人按順時(shí)針方向圍坐一圈,每個(gè)結(jié)點(diǎn)包括,號碼,密碼.號碼是作為排的順序.密碼用來作為下一次報(bào)數(shù)的數(shù)字.當(dāng)走到結(jié)尾時(shí),再下個(gè)結(jié)點(diǎn)便循環(huán)回去,依此類推. 2. 演示程序以用戶與計(jì)算機(jī)的對話方式執(zhí)行，...
上傳時(shí)間： 2014-07-25
上傳用戶：weiwolkt
資源簡介：用VHDL和verilog實(shí)現(xiàn)的四人搶答器
上傳時(shí)間： 2015-11-15
上傳用戶：redmoons
