VeriLog ADPLL file with testbench.v
標簽： testbench VeriLog ADPLL file
上傳時間： 2015-07-09
上傳用戶：cx111111
完整的用VeriLog語言開發的USB2.0 IP核源代碼，包括文檔、仿真文件
標簽： VeriLog USB 2.0 IP核
上傳用戶：維子哥哥
VeriLog HDL的PLI子程序接口，用于與用戶C程序在2個方向上傳輸數據，可用xilinx ISE，quartusii或modelsim仿真，
標簽： VeriLog HDL PLI 程序接口
上傳時間： 2013-12-09
上傳用戶：kr770906
Thomas課本中的VeriLog例子。Thomas的VeriLog在可編程期間領域很有名
標簽： VeriLog Thomas 可編程
上傳時間： 2013-12-16
上傳用戶：daoxiang126
crack for ModelSim, a VeriLog, VHDL and mixed VHDL / VeriLog CAD simulator for FPGA, board and IC design.
標簽： VeriLog VHDL and for
上傳時間： 2015-07-10
上傳用戶：15736969615
第一章 數字信號處理、計算、程序、 算法和硬線邏輯的基本概念 第二章 VeriLog HDL設計方法概述 第三章 VeriLog HDL的基本語法 第四章 不同抽象級別的VeriLog HDL模型 第五章 基本運算邏輯和它們的VeriLog HDL模型 第六章 運算和數據流動控制邏輯
標簽： VeriLog HDL 數字信號處理 基本概念
上傳時間： 2014-01-27
上傳用戶：sclyutian
非常多的VeriLog實例，對于剛入門者比較有用
標簽： VeriLog
上傳時間： 2015-07-14
上傳用戶：lwwhust
是一本好書,VeriLog HDL,a guide to digital design and synthesis
標簽： synthesis VeriLog digital design
上傳用戶：熊少鋒
VeriLog源碼，可實現兩位的加法器，在xillinx foundation 3.1下驗證通過
標簽： VeriLog 源碼
上傳時間： 2014-11-18
上傳用戶：123啊
VeriLog編寫的狀態機檢測00100序列. 實現 input:...011000010010000... output:...000000000100100... 并且 用測試模塊來驗證狀態是否正確工作
標簽： 000000000100100 011000010010000 VeriLog output
上傳用戶：ggwz258
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