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VeriLog

VeriLogHDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。VeriLogHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。[1]

pc104接口的VeriLog代碼

pc104接口的VeriLog代碼，僅供參考

標(biāo)簽： VeriLog 104 pc 接口

上傳時間： 2013-12-24

上傳用戶：lmeeworm
the VeriLog model of sdram-mt48lc2m32b2 device.

the VeriLog model of sdram-mt48lc2m32b2 device.

標(biāo)簽： sdram-mt VeriLog device model

上傳時間： 2014-08-20

上傳用戶：AbuGe
the VeriLog model of sram IS61LV25616AL device.

the VeriLog model of sram IS61LV25616AL device.

標(biāo)簽： VeriLog device model 25616

上傳時間： 2014-01-21

上傳用戶：huannan88
the VeriLog model of async_fifo.

the VeriLog model of async_fifo.

標(biāo)簽： async_fifo VeriLog model the

上傳時間： 2014-07-03

上傳用戶：heart520beat
周立功關(guān)于VeriLog的中文指南

周立功關(guān)于VeriLog的中文指南，對初學(xué)很有幫助

標(biāo)簽： VeriLog

上傳時間： 2014-12-04

上傳用戶：exxxds
A Huffman implementation reference design in both VHDL and VeriLog is provided by the Xilinx

A Huffman implementation reference design in both VHDL and VeriLog is provided by the Xilinx

標(biāo)簽： implementation reference provided Huffman

上傳時間： 2015-07-07

上傳用戶：cooran
47譯碼器器的VeriLog源代碼,經(jīng)過編譯仿真的

47譯碼器器的VeriLog源代碼,經(jīng)過編譯仿真的，絕對真確，對初學(xué)者很有幫助

標(biāo)簽： VeriLog 譯碼器源代碼仿真

上傳時間： 2014-01-23

上傳用戶：lanhuaying
８＊８的乘法器VeriLog源代碼,經(jīng)過編譯仿真的

８＊８的乘法器VeriLog源代碼,經(jīng)過編譯仿真的，絕對真確，對初學(xué)者很有幫助

標(biāo)簽： VeriLog 乘法器源代碼仿真

上傳時間： 2014-01-14

上傳用戶：txfyddz
pli_handbook_examples_pc VeriLog hdl 與C的接口的典型例子

pli_handbook_examples_pc VeriLog hdl 與C的接口的典型例子

標(biāo)簽： pli_handbook_examples_pc VeriLog hdl 接口

上傳時間： 2014-01-17

上傳用戶：change0329
本CD-ROM包括《VeriLog-HDL實踐與應(yīng)用系統(tǒng)設(shè)計》一書中的全部例子

本CD-ROM包括《VeriLog-HDL實踐與應(yīng)用系統(tǒng)設(shè)計》一書中的全部例子，這些例子全部通過了驗證。第七章以后的設(shè)計實例，不僅有VeriLog-HDL的例子，也附了包括VB、VC++等源程序,甚至將DLL的生成方法也詳盡地作了說明。

標(biāo)簽： VeriLog-HDL CD-ROM 實踐應(yīng)用系統(tǒng)

上傳時間： 2014-01-19

上傳用戶：lixinxiang

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VeriLog

pc104接口的VeriLog代碼

the VeriLog model of sdram-mt48lc2m32b2 device.

the VeriLog model of sram IS61LV25616AL device.

the VeriLog model of async_fifo.

周立功關(guān)于VeriLog的中文指南

A Huffman implementation reference design in both VHDL and VeriLog is provided by the Xilinx

47譯碼器器的VeriLog源代碼,經(jīng)過編譯仿真的

８＊８的乘法器VeriLog源代碼,經(jīng)過編譯仿真的

pli_handbook_examples_pc VeriLog hdl 與C的接口的典型例子

本CD-ROM包括《VeriLog-HDL實踐與應(yīng)用系統(tǒng)設(shè)計》一書中的全部例子