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一個pci接口的硬件描述語言的實現源代碼,用VeriLog語言實現
標簽： VeriLog pci 接口 硬件描述語言
上傳時間： 2015-08-10
上傳用戶：zhichenglu
一個32位微處理器的VeriLog實現源代脈,采用5級流水線和cache技術.
標簽： VeriLog cache 微處理器 流水線
上傳時間： 2014-12-21
上傳用戶：yimoney
利用FPGA實現浮點運算的VeriLog代碼 希望能夠給需要做這方面研究的同仁有所幫助
標簽： VeriLog FPGA 浮點運算 代碼
上傳時間： 2013-12-22
上傳用戶：gyq
本文件提供了用VeriLog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
標簽： VeriLog 加法器 HDL 進位
上傳時間： 2013-12-17
上傳用戶：ynwbosss
turbo碼的VeriLog程序，有意者請下載。
標簽： VeriLog turbo 程序
上傳時間： 2013-12-18
上傳用戶：teddysha
umti協議中的usb1.1的VeriLog原文件，可公實現usb2.0做參考
標簽： VeriLog umti 1.1 usb
上傳用戶：hongmo
usb1.1的VeriLog源代碼。以及其測試仿真文件，現在很難找其測試文件既testbench
標簽： VeriLog usb 1.1 源代碼
上傳時間： 2013-12-15
上傳用戶：yuanyuan123
VeriLog HDL原碼 一種簡單的同步FIFO原碼，可以被綜合
標簽： VeriLog FIFO HDL
上傳時間： 2013-12-28
上傳用戶：qwe1234
華為內部的VeriLog教材的ppt版本。比較詳細。
標簽： VeriLog 華為 教材
上傳時間： 2015-08-12
上傳用戶：WMC_geophy
VeriLog程序，實現兩個16bit數乘法，采用booth算法，基于狀態機實現，分層次為datapath和controller兩個子模塊，testBench測試通過
標簽： VeriLog 程序
上傳時間： 2015-08-13
上傳用戶：xinyuzhiqiwuwu
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