用HDPLD實現的高速并行乘法器,其輸入為兩個帶符號位的4位二進制數
資源簡介:用HDPLD實現的高速并行乘法器,其輸入為兩個帶符號位的4位二進制數
上傳時間: 2017-05-16
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資源簡介:用walsh算法實現的符號數乘法器,asic流片時,可以不用公司的付費乘法器的ip core.
上傳時間: 2015-06-22
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資源簡介:本源碼是高速并行乘法器的設計源碼,開發軟件為MAX+PLUS.輸入為兩個帶符號的二進制數
上傳時間: 2015-10-18
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資源簡介:veilog實現的狀態機乘法器.可以參考
上傳時間: 2013-12-31
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資源簡介:用nRF2401實現的高速無線測量系統.nRF2401是單片射頻收發芯片,工作于2.4~2.5GHz ISM頻段,芯片內置頻率合成器、功率放大器、晶體振蕩器和調制器等功能模塊,輸出功率和通信頻道可通過程序進行配置。
上傳時間: 2016-07-20
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資源簡介:用VHDL寫的4*4乘法器,學習VHDL語言的可以
上傳時間: 2014-11-24
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資源簡介:用VC++實現的對并行計算和進化計算中分類問題,讀取數據文件的源程序
上傳時間: 2016-12-29
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資源簡介:這是用VHDL實現的8位加法器,對新手有點幫助。
上傳時間: 2014-01-05
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資源簡介:VHDL實現的8位乘法器,所有仿真全部通過
上傳時間: 2013-12-04
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資源簡介:用VHDL寫的一個32位并行乘法器的源代碼,已經過驗證,可以直接使用
上傳時間: 2014-01-06
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資源簡介:用vhdl語言 來實現 四位并行加法器的功能 是本科生的必學內容
上傳時間: 2016-10-27
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資源簡介:新型的浮點乘法器 用csa來實現可以用在浮點乘法器的地方
上傳時間: 2016-12-27
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資源簡介:VHDL:用狀態機的方法實現一個8位乘法器
上傳時間: 2017-01-25
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資源簡介:用VerilogHDL的16*16乘法器的設計實現,采用的是移位相乘方法
上傳時間: 2017-08-29
上傳用戶:haoxiyizhong
資源簡介:隨著信息時代的到來,用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落,信號經信道傳輸后,到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS(Reed—Solomon)碼是差錯控...
上傳時間: 2013-04-24
上傳用戶:思琦琦
資源簡介:用vhdl實現的除法器
上傳時間: 2013-08-28
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資源簡介:用verilog實現的四乘四鍵盤程序,在Quartus II上編譯通過并成功
上傳時間: 2015-05-13
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資源簡介:用vhdl語言設計CPU中的一部分:乘法器的設計,包括多種乘法器的設計方法!內容為英文
上傳時間: 2015-06-11
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資源簡介:用OPENMP編寫的 并行實現快速排序的程序!
上傳時間: 2015-08-14
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資源簡介:可用的4位乘法器,用VHDL在FPGA中實現
上傳時間: 2013-12-27
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資源簡介:這是一個用verilog實現的除法器代碼。
上傳時間: 2013-12-28
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資源簡介:用鏈表實現的大數階乘,可以計算n萬的階乘,不過3萬以上,時間就很長了。
上傳時間: 2015-11-20
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資源簡介:三篇關于Viterbi FPGA編譯碼器的優化設計文檔: 1、Viterbi譯碼器的FPGA設計實現與優化.pdf 2、Viterbi譯碼器的低功耗設計.pdf 3、基于FPGA的高速并行Viterbi譯碼器的設計與實現.pdf
上傳時間: 2013-11-27
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資源簡介:用VHDL實現的除法器,非常好使,仿真通過了
上傳時間: 2015-11-29
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資源簡介:用vhdl實現的除法器
上傳時間: 2016-01-03
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資源簡介:在數字信號處理中,高速高精度的三角函數發生器有著廣泛的應用。傳統的方法是采用查表、多項式展開或近似的方法。這些方法在速度、精度、簡單性和高效實現方面不能兼顧。對比而言,用CORDIC 實現的三角函數發生器能很好地兼顧這些方面,并且極適合于VLSI 實現。...
上傳時間: 2013-12-12
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資源簡介:32位并行乘法器的測試文件,已經經過驗證,可以直接使用
上傳時間: 2014-01-10
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資源簡介:一個用OpenMP實現的并行Barnes Hut算法。有schedule和chunk size的設置功能。運行環境:vs2005
上傳時間: 2016-04-04
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資源簡介:用VHDL語言實現的高速數據采集中,計算數據采集速度的程序
上傳時間: 2016-04-28
上傳用戶:李夢晗
資源簡介:好用的浮點乘法器,可完成32位IEEE格式的浮點乘法,經過仿真通過
上傳時間: 2014-01-03
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