vhdl實(shí)現(xiàn)任意分頻，在fpga上測(cè)試成功，只需修改一個(gè)變量即可實(shí)現(xiàn)任意分頻
資源簡(jiǎn)介：vhdl實(shí)現(xiàn)任意分頻，在fpga上測(cè)試成功，只需修改一個(gè)變量即可實(shí)現(xiàn)任意分頻
上傳時(shí)間： 2014-01-16
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資源簡(jiǎn)介：用vhdl實(shí)現(xiàn)的分頻器，可產(chǎn)生任意對(duì)主時(shí)鐘的分頻，從而是實(shí)現(xiàn)不同頻率pwm的控制
上傳時(shí)間： 2016-06-01
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資源簡(jiǎn)介：vhdl實(shí)現(xiàn)任意整數(shù)分頻，--只要把n設(shè)置成你要分頻的數(shù)值就可以了
上傳時(shí)間： 2015-10-15
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資源簡(jiǎn)介：任意分頻的vhdl實(shí)現(xiàn)，若需要具體參數(shù)，只需改變程序中的分頻參數(shù)即可實(shí)現(xiàn)。
上傳時(shí)間： 2016-05-14
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資源簡(jiǎn)介：用vhdl語(yǔ)言實(shí)現(xiàn)六分頻，并且已經(jīng)通過(guò)編譯和仿真。由此可舉一反三，實(shí)現(xiàn)任意偶數(shù)次分頻。
上傳時(shí)間： 2015-09-19
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資源簡(jiǎn)介：Verilog_實(shí)現(xiàn)任意占空比、任意分頻的方法
上傳時(shí)間： 2013-11-07
上傳用戶：JasonC
資源簡(jiǎn)介：Verilog_實(shí)現(xiàn)任意占空比、任意分頻的方法
上傳時(shí)間： 2013-11-20
上傳用戶：ccxzzhm
資源簡(jiǎn)介：自己編寫(xiě)的任意分頻vhdl程序，程序簡(jiǎn)單，以供大家分享！
上傳時(shí)間： 2015-10-05
上傳用戶：xjz632
資源簡(jiǎn)介：該程序用vhdl硬件描述語(yǔ)言編寫(xiě)而成,已調(diào)試通過(guò),程序運(yùn)行后可實(shí)現(xiàn)三分頻,這樣就用軟件設(shè)計(jì)代替了硬件設(shè)計(jì),方便,穩(wěn)定,不需要硬件調(diào)試!
上傳時(shí)間： 2013-12-24
上傳用戶：huyiming139
資源簡(jiǎn)介：CPLD_EPM7064程序,運(yùn)用計(jì)數(shù)器實(shí)現(xiàn)的分頻程序,vhdl
上傳時(shí)間： 2014-01-07
上傳用戶：zhangjinzj
資源簡(jiǎn)介：能夠?qū)崿F(xiàn)0~99的任意分頻,并實(shí)現(xiàn)輸出頻率50％的占空比
上傳時(shí)間： 2016-05-09
上傳用戶：helmos
資源簡(jiǎn)介：用以實(shí)現(xiàn)信號(hào)的任意分頻，用于信號(hào)的精確分頻
上傳時(shí)間： 2016-05-31
上傳用戶：小眼睛LSL
資源簡(jiǎn)介：一個(gè)實(shí)現(xiàn)整數(shù)分頻的vhdl代碼，只要把n設(shè)置成你所需要的分頻的數(shù)值就行
上傳時(shí)間： 2016-11-23
上傳用戶：鳳臨西北
資源簡(jiǎn)介：fpga上實(shí)現(xiàn)的最小是0.5分頻的任意分頻器
上傳時(shí)間： 2017-03-24
上傳用戶：417313137
資源簡(jiǎn)介：vhdl語(yǔ)言描述分頻器，實(shí)現(xiàn)2、4、8、16……分頻，經(jīng)過(guò)實(shí)踐
上傳時(shí)間： 2013-12-30
上傳用戶：hongmo
資源簡(jiǎn)介：此程序是用硬件描述語(yǔ)言vhdl編寫(xiě)的分頻程序，實(shí)現(xiàn)了不同的頻率輸入。
上傳時(shí)間： 2016-11-15
上傳用戶：talenthn
資源簡(jiǎn)介：數(shù)控分頻器的輸出信號(hào)頻率為輸入數(shù)據(jù)的函數(shù)。用傳統(tǒng)的方法設(shè)計(jì),其設(shè)計(jì)過(guò)程和電路都比較復(fù)雜,且設(shè)計(jì)成 果的可修改性和可移植性都較差。基于vhdl 的數(shù)控分頻器設(shè)計(jì),整個(gè)過(guò)程簡(jiǎn)單、快捷,極易修改,可移植性強(qiáng)。他可利用 并行預(yù)置數(shù)的加法計(jì)數(shù)器和減法計(jì)數(shù)器實(shí)現(xiàn)...
上傳時(shí)間： 2014-11-29
上傳用戶：1051290259
資源簡(jiǎn)介：一個(gè)vhdl實(shí)現(xiàn)的測(cè)頻計(jì),開(kāi)發(fā)環(huán)境為任何支持vhdl語(yǔ)言的廠商提供的開(kāi)發(fā)環(huán)境
上傳時(shí)間： 2014-07-31
上傳用戶：水中浮云
資源簡(jiǎn)介：一個(gè)簡(jiǎn)單的ＶＨＤＬ分頻模塊，可以嵌套自己的子程序?qū)崿F(xiàn)任意分頻
上傳時(shí)間： 2015-05-14
上傳用戶：qiaoyue
資源簡(jiǎn)介：uart的vhdl實(shí)現(xiàn)代碼 分模塊設(shè)計(jì)和狀態(tài)機(jī)設(shè)計(jì) 不錯(cuò)的，用它沒(méi)錯(cuò)
上傳時(shí)間： 2014-01-26
上傳用戶：zhangliming420
資源簡(jiǎn)介：實(shí)現(xiàn)同一個(gè)時(shí)鐘輸入,可以實(shí)現(xiàn)多分頻,在一個(gè)時(shí)鐘的驅(qū)動(dòng)下
上傳時(shí)間： 2014-01-17
上傳用戶：evil
資源簡(jiǎn)介：基于vhdl的數(shù)控分頻器設(shè)計(jì)的源代碼及仿真
上傳時(shí)間： 2016-02-11
上傳用戶：410805624
資源簡(jiǎn)介：有實(shí)驗(yàn)結(jié)果,用MOSIN6編寫(xiě)的,是Verilog HDL語(yǔ)言實(shí)現(xiàn)的. 練習(xí)三 利用條件語(yǔ)句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路 實(shí)驗(yàn)?zāi)康模? 1. 掌握條件語(yǔ)句在簡(jiǎn)單時(shí)序模塊設(shè)計(jì)中的使用； 2. 學(xué)習(xí)在Verilog模塊中應(yīng)用計(jì)數(shù)器； 3. 學(xué)習(xí)測(cè)試模塊的編寫(xiě)、綜合和不同層次的仿真。 練習(xí)四 ...
上傳時(shí)間： 2016-11-19
上傳用戶：mhp0114
資源簡(jiǎn)介：可以對(duì)輸入時(shí)鐘任意分頻(整數(shù)或小數(shù)),帶Quartus II 完整項(xiàng)目文件.
上傳時(shí)間： 2016-11-20
上傳用戶：妄想演繹師
資源簡(jiǎn)介：實(shí)用的任意時(shí)鐘分頻Verilog代碼 可以任意分頻的！
上傳時(shí)間： 2016-12-27
上傳用戶：watch100
資源簡(jiǎn)介：這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫(xiě)的一個(gè)采用行為描述方式實(shí)現(xiàn)的分頻器，通過(guò)兩個(gè)并行進(jìn)程對(duì)輸入信號(hào)CLK進(jìn)行8分頻，占空比為1:7
上傳時(shí)間： 2017-01-19
上傳用戶：xiaohuanhuan
資源簡(jiǎn)介：verilog語(yǔ)言 實(shí)現(xiàn)5分頻程序
上傳時(shí)間： 2013-12-24
上傳用戶：851197153
資源簡(jiǎn)介：關(guān)于fpga硬件語(yǔ)言的任意分頻算法，對(duì)編程很有幫助
上傳時(shí)間： 2014-01-12
上傳用戶：sz_hjbf
資源簡(jiǎn)介：VERILOG實(shí)現(xiàn)無(wú)分頻時(shí)鐘，包括測(cè)試文件，經(jīng)過(guò)驗(yàn)證可用
上傳時(shí)間： 2017-05-19
上傳用戶：牧羊人8920
資源簡(jiǎn)介：用FPGA仿真實(shí)現(xiàn)數(shù)控分頻器，完整的工程文件
上傳時(shí)間： 2014-06-18
上傳用戶：dyctj
