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• 算術(shù)處理器的VERILOG hdl的源代碼免費(fèi)下載

  資源簡(jiǎn)介：算術(shù)處理器的VERILOG hdl的源代碼

  標(biāo)簽： VERILOG hdl 算術(shù) 處理器

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• 經(jīng)典的VERILOG hdl的48個(gè)案例免費(fèi)下載

  資源簡(jiǎn)介：經(jīng)典的VERILOG hdl的48個(gè)案例，希望大家喜歡！

  標(biāo)簽： VERILOG hdl 案例

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• 11,13,16位超前進(jìn)位加法器的VERILOG hdl源代碼。免費(fèi)下載

  資源簡(jiǎn)介：11,13,16位超前進(jìn)位加法器的VERILOG hdl源代碼。

  標(biāo)簽： VERILOG hdl 11 13

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• 是關(guān)于dct的VERILOG hdl源代碼和測(cè)試程序免費(fèi)下載

  資源簡(jiǎn)介：是關(guān)于dct的VERILOG hdl源代碼和測(cè)試程序

  標(biāo)簽： VERILOG dct hdl 源代碼

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• 通用串行異步收發(fā)器8251的VERILOG hdl源代碼,經(jīng)過仿真驗(yàn)證。免費(fèi)下載

  資源簡(jiǎn)介：通用串行異步收發(fā)器8251的VERILOG hdl源代碼,經(jīng)過仿真驗(yàn)證。

  標(biāo)簽： VERILOG 8251 hdl 串行

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• ps2接口的VERILOG hdl源代碼免費(fèi)下載

  資源簡(jiǎn)介：ps2接口的VERILOG hdl源代碼

  標(biāo)簽： VERILOG ps2 hdl 接口

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• eeprom的VERILOG hdl源代碼免費(fèi)下載

  資源簡(jiǎn)介：eeprom的VERILOG hdl源代碼，含eeprom的讀寫！Quartus II5.0平臺(tái)測(cè)試通過！

  標(biāo)簽： VERILOG eeprom hdl 源代碼

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• 4 digital LED dynamic display的VERILOG hdl源代碼免費(fèi)下載

  資源簡(jiǎn)介：4 digital LED dynamic display的VERILOG hdl源代碼，它能動(dòng)態(tài)的顯示4位數(shù)，為FPGA 的DEBUG 提供便利，非常經(jīng)典，簡(jiǎn)單易懂，并且經(jīng)過了Modelsim/ISE/FPGA(XC3S250ETQ144)驗(yàn)證和實(shí)現(xiàn)，好的行為模型就應(yīng)該大家分享。

  標(biāo)簽： digital VERILOG dynamic display

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• 通用串行異步收發(fā)器8251的VERILOG hdl源代碼.doc免費(fèi)下載

  資源簡(jiǎn)介：通用串行異步收發(fā)器8251的VERILOG hdl源代碼.doc

  標(biāo)簽： VERILOG 8251 hdl

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• （219）卷積編碼的VERILOG hdl源代碼,很有用的啊,免費(fèi)下載

  資源簡(jiǎn)介：（219）卷積編碼的VERILOG hdl源代碼,很有用的啊,

  標(biāo)簽： VERILOG 219 hdl 卷積

  上傳時(shí)間： 2016-09-01

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• 實(shí)現(xiàn)十字路口簡(jiǎn)單交通燈的VERILOG hdl源代碼,可以實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)十字路口簡(jiǎn)單交通燈的VERILOG hdl源代碼,可以實(shí)現(xiàn)

  標(biāo)簽： VERILOG hdl 十字路口 交通燈

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• 基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的VERILOG hdl源碼免費(fèi)下載

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  標(biāo)簽： VERILOG FPGA hdl 多功能

  上傳時(shí)間： 2013-08-18

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• 用于計(jì)算CRC的VERILOG hdl源碼免費(fèi)下載

  資源簡(jiǎn)介：用于計(jì)算CRC的VERILOG hdl源碼

  標(biāo)簽： VERILOG CRC hdl 計(jì)算

  上傳時(shí)間： 2015-02-07

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• 我用過的VERILOG hdl寫的SDRAM core源程序,經(jīng)過測(cè)試應(yīng)用免費(fèi)下載

  資源簡(jiǎn)介：我用過的VERILOG hdl寫的SDRAM core源程序,經(jīng)過測(cè)試應(yīng)用

  標(biāo)簽： VERILOG SDRAM core hdl

  上傳時(shí)間： 2015-03-31

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• 基于地址總線接口的四倍頻編碼器信號(hào)接口的 FPGA實(shí)現(xiàn) VERILOG hdl的免費(fèi)下載

  資源簡(jiǎn)介：基于地址總線接口的四倍頻編碼器信號(hào)接口的 FPGA實(shí)現(xiàn) VERILOG hdl的

  標(biāo)簽： VERILOG FPGA hdl 接口

  上傳時(shí)間： 2014-08-12

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• FPGA/CPLD應(yīng)用,uart的VERILOG hdl原碼免費(fèi)下載

  資源簡(jiǎn)介：FPGA/CPLD應(yīng)用,uart的VERILOG hdl原碼

  標(biāo)簽： VERILOG FPGA CPLD uart

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• VERILOG hdl的PLI子程序接口免費(fèi)下載

  資源簡(jiǎn)介：VERILOG hdl的PLI子程序接口，用于與用戶C程序在2個(gè)方向上傳輸數(shù)據(jù)，可用xilinx ISE，quartusii或modelsim仿真，

  標(biāo)簽： VERILOG hdl PLI 程序接口

  上傳時(shí)間： 2013-12-09

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• 第一章 數(shù)字信號(hào)處理、計(jì)算、程序、 算法和硬線邏輯的基本概念 第二章 VERILOG hdl設(shè)計(jì)方法概述 第三章 VERILOG hdl的基本語法 第四章 不同抽象級(jí)別的VERILOG hdl免費(fèi)下載

  資源簡(jiǎn)介：第一章 數(shù)字信號(hào)處理、計(jì)算、程序、 算法和硬線邏輯的基本概念 第二章 VERILOG hdl設(shè)計(jì)方法概述 第三章 VERILOG hdl的基本語法 第四章 不同抽象級(jí)別的VERILOG hdl模型 第五章 基本運(yùn)算邏輯和它們的VERILOG hdl模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯

  標(biāo)簽： VERILOG hdl 數(shù)字信號(hào)處理 基本概念

  上傳時(shí)間： 2014-01-27

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• 王金明的VERILOG hdl程序集合免費(fèi)下載

  資源簡(jiǎn)介：王金明的VERILOG hdl程序集合，包含各個(gè)常用的程序

  標(biāo)簽： VERILOG hdl 程序

  上傳時(shí)間： 2013-11-26

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• 基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述 　　免費(fèi)下載

  資源簡(jiǎn)介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述 　　9.1.4 邏輯框圖 　　9.1.5 延時(shí)模塊的詳細(xì)描述及仿真 　　9.1.6 功能模塊VERILOG-hdl描述...

  標(biāo)簽： VERILOG-hdl 9.1 功能描述

  上傳時(shí)間： 2015-09-16

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• 基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 　　9.免費(fèi)下載

  資源簡(jiǎn)介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 　　9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 　　9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 　　9.2.5 task的使用...

  標(biāo)簽： VERILOG-hdl LCD 9.2 顯示單元

  上傳時(shí)間： 2014-06-23

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• 基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 　　9.3.1 脈沖計(jì)數(shù)器的工作原理 　　9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.3.3 parameter的使用免費(fèi)下載

  資源簡(jiǎn)介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 　　9.3.1 脈沖計(jì)數(shù)器的工作原理 　　9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環(huán)語句的使用方法 　　9.3.5 系統(tǒng)函數(shù)$random的使用方法 　　9.3.6 脈...

  標(biāo)簽： VERILOG-hdl parameter 9.3 硬件電路

  上傳時(shí)間： 2013-12-14

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• 基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示 　　9.4.1 脈沖頻率的測(cè)量原理 　　9.4.2 頻率計(jì)的工作原理 　　9.4.3 頻率測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示 　　9.4.1 脈沖頻率的測(cè)量原理 　　9.4.2 頻率計(jì)的工作原理 　　9.4.3 頻率測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.4.4 while循環(huán)語句的使用方法 　　9.4.5 門控信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9...

  標(biāo)簽： VERILOG-hdl 9.4 脈沖 頻率

  上傳時(shí)間： 2013-12-01

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• 基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測(cè)量與顯示 　　9.5.1 脈沖周期的測(cè)量原理 　　9.5.2 周期計(jì)的工作原理 　　9.5.3 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測(cè)量與顯示 　　9.5.1 脈沖周期的測(cè)量原理 　　9.5.2 周期計(jì)的工作原理 　　9.5.3 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.5.4 forever循環(huán)語句的使用方法 　　9.5.5 disable禁止語句的使用方法 　　9....

  標(biāo)簽： VERILOG-hdl 周期 9.5 脈沖

  上傳時(shí)間： 2015-09-16

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• 基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測(cè)量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測(cè)量的工作原理 　　9.6.2 高低電平持續(xù)時(shí)間測(cè)量模免費(fèi)下載

  資源簡(jiǎn)介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測(cè)量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測(cè)量的工作原理 　　9.6.2 高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.6.3 改進(jìn)型高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　...

  標(biāo)簽： VERILOG-hdl 低電平 9.6 時(shí)間測(cè)量

  上傳時(shí)間： 2013-11-30

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• 基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號(hào) 　　9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖免費(fèi)下載

  資源簡(jiǎn)介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號(hào) 　　9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖 　　9.7.4 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.7.5 譯碼模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.7.6 步進(jìn)電...

  標(biāo)簽： VERILOG-hdl 步進(jìn)電機(jī)驅(qū)動(dòng) 9.7 硬件電路

  上傳時(shí)間： 2014-01-23

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• 基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 　　9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 　　9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 　　9免費(fèi)下載

  資源簡(jiǎn)介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 　　9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 　　9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 　　9.8.3 多個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 　　9.8.4 單個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理...

  標(biāo)簽： VERILOG-hdl 漢字顯示 9.8 256

  上傳時(shí)間： 2013-12-31

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• 基本運(yùn)算邏輯和它們的VERILOG hdl模型免費(fèi)下載

  資源簡(jiǎn)介：基本運(yùn)算邏輯和它們的VERILOG hdl模型

  標(biāo)簽： VERILOG hdl 運(yùn)算 模型

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• aes算法的VERILOG hdl實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：aes算法的VERILOG hdl實(shí)現(xiàn)，供給大家作為參考 。

  標(biāo)簽： VERILOG aes hdl 算法

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• 基于FPGA的2048點(diǎn)FFT的VERILOG實(shí)現(xiàn)的源代碼。免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的2048點(diǎn)FFT的VERILOG實(shí)現(xiàn)的源代碼。

  標(biāo)簽： VERILOG FPGA 2048 FFT

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