相 關(guān) 資 源

• or1200開源risc cpu的verilog描述實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：or1200開源risc cpu的verilog描述實(shí)現(xiàn)，cpu源代碼分析與芯片設(shè)計(jì)一書的源碼

  標(biāo)簽： verilog 1200 risc cpu

  上傳時(shí)間： 2017-02-28

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• risc cpu的verilogHDL描述免費(fèi)下載

  資源簡(jiǎn)介：risc cpu的verilogHDL描述

  標(biāo)簽： verilogHDL risc cpu

  上傳時(shí)間： 2015-04-08

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• 一個(gè)嵌入式risc cpu 的verilog 設(shè)計(jì)源碼免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)嵌入式risc cpu 的verilog 設(shè)計(jì)源碼，可綜合。內(nèi)含詳細(xì)的設(shè)計(jì)文擋。

  標(biāo)簽： verilog risc cpu 嵌入式

  上傳時(shí)間： 2015-04-16

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• 這是一個(gè)verilog HDL編寫的risc cpu的程序免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)verilog HDL編寫的risc cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡(jiǎn)單的risc cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計(jì)方法。該程序通過了modelsim仿真驗(yàn)證。

  標(biāo)簽： verilog risc HDL cpu

  上傳時(shí)間： 2015-03-26

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• 8位risc　cpu的verilog編程　SOURCECODE免費(fèi)下載

  資源簡(jiǎn)介：8位risc　cpu的verilog編程　SOURCECODE

  標(biāo)簽： SOURCECODE verilog risc cpu

  上傳時(shí)間： 2015-01-09

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• 流水線cpu的verilog代碼.rar免費(fèi)下載

  資源簡(jiǎn)介：一種流水線cpu的verilog源代碼，里面有各個(gè)模塊的源代碼，希望對(duì)大家有幫助

  標(biāo)簽： verilog cpu 流水線

  上傳時(shí)間： 2013-07-14

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• 幾個(gè)VHDL的源代碼和和一個(gè)本人編寫的5級(jí)流水線risc cpu的代碼免費(fèi)下載

  資源簡(jiǎn)介：幾個(gè)VHDL的源代碼和和一個(gè)本人編寫的5級(jí)流水線risc cpu的代碼

  標(biāo)簽： VHDL risc cpu 源代碼

  上傳時(shí)間： 2013-12-02

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• AES高級(jí)加密算法的verilog語言實(shí)現(xiàn)。同時(shí)附有AES協(xié)議的pdf文檔免費(fèi)下載

  資源簡(jiǎn)介：AES高級(jí)加密算法的verilog語言實(shí)現(xiàn)。同時(shí)附有AES協(xié)議的pdf文檔，和此代碼的測(cè)試程序，可作為一個(gè)IP核直接使用，可減少開發(fā)人員的設(shè)計(jì)時(shí)間。

  標(biāo)簽： AES verilog 加密算法

  上傳時(shí)間： 2014-01-08

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• 一個(gè)關(guān)于DES算法的verilog語言實(shí)現(xiàn),包括了各個(gè)實(shí)現(xiàn)模塊以及測(cè)試模塊免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)關(guān)于DES算法的verilog語言實(shí)現(xiàn),包括了各個(gè)實(shí)現(xiàn)模塊以及測(cè)試模塊

  標(biāo)簽： verilog DES 算法 模塊

  上傳時(shí)間： 2014-01-23

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• 1024點(diǎn)８位FFT的verilog語言實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：1024點(diǎn)８位FFT的verilog語言實(shí)現(xiàn)

  標(biāo)簽： verilog 1024 FFT 語言

  上傳時(shí)間： 2015-06-09

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• 8BIT MCU 的verilog代碼實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：8BIT MCU 的verilog代碼實(shí)現(xiàn)，具有一定的參考價(jià)值

  標(biāo)簽： verilog 8BIT MCU 代碼

  上傳時(shí)間： 2015-09-20

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• aes算法的verilog hdl實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：aes算法的verilog hdl實(shí)現(xiàn)，供給大家作為參考 。

  標(biāo)簽： verilog aes hdl 算法

  上傳時(shí)間： 2013-12-18

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• 16位risc cpu的ALU免費(fèi)下載

  資源簡(jiǎn)介：16位risc cpu的ALU，使用VHDL編寫

  標(biāo)簽： risc cpu ALU

  上傳時(shí)間： 2016-05-10

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• can控制器的verilog語言實(shí)現(xiàn) （還要更多的說明語言了嗎？我不知道該寫什么了）免費(fèi)下載

  資源簡(jiǎn)介：can控制器的verilog語言實(shí)現(xiàn) （還要更多的說明語言了嗎？我不知道該寫什么了）

  標(biāo)簽： verilog can 語言 控制器

  上傳時(shí)間： 2014-01-04

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• 213viterbi譯碼的verilog語言實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：213viterbi譯碼的verilog語言實(shí)現(xiàn)

  標(biāo)簽： viterbi verilog 213 譯碼

  上傳時(shí)間： 2016-08-10

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• 8位risc cpu的編寫免費(fèi)下載

  資源簡(jiǎn)介：8位risc cpu的編寫，使用quartus軟件對(duì)其進(jìn)行寫入，里面內(nèi)置乘法器、除法器等模塊

  標(biāo)簽： risc cpu 8位 編寫

  上傳時(shí)間： 2016-08-13

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• 32 risc cpu的參考設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：32 risc cpu的參考設(shè)計(jì)，內(nèi)涵完整的testbench

  標(biāo)簽： risc cpu 32 參考設(shè)計(jì)

  上傳時(shí)間： 2017-01-14

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• cpu的vhdl設(shè)計(jì)實(shí)現(xiàn)加法減法乘法運(yùn)算免費(fèi)下載

  資源簡(jiǎn)介：cpu的vhdl設(shè)計(jì)實(shí)現(xiàn)加法減法乘法運(yùn)算

  標(biāo)簽： vhdl cpu 設(shè)計(jì)實(shí)現(xiàn) 加法減法

  上傳時(shí)間： 2017-02-01

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• I2C總線的verilog語言實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：I2C總線的verilog語言實(shí)現(xiàn)，稍經(jīng)修改即可應(yīng)用于實(shí)際工程

  標(biāo)簽： verilog I2C 總線 語言

  上傳時(shí)間： 2013-12-24

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• 8051內(nèi)核的verilog描述免費(fèi)下載

  資源簡(jiǎn)介：8051內(nèi)核的verilog描述，對(duì)學(xué)習(xí)EDA和處理器設(shè)計(jì)很有用的資料。

  標(biāo)簽： verilog 8051 內(nèi)核

  上傳時(shí)間： 2017-04-02

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• FIFO的verilog描述免費(fèi)下載

  資源簡(jiǎn)介：FIFO的verilog描述

  標(biāo)簽： verilog FIFO

  上傳時(shí)間： 2013-12-01

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• 這是我同學(xué)在上海交大實(shí)習(xí)的時(shí)候做的一個(gè)單片機(jī)的verilog代碼實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：這是我同學(xué)在上海交大實(shí)習(xí)的時(shí)候做的一個(gè)單片機(jī)的verilog代碼實(shí)現(xiàn)，希望對(duì)大家有幫助

  標(biāo)簽： verilog 海 實(shí)習(xí) 單片機(jī)

  上傳時(shí)間： 2014-01-05

  上傳用戶：aa17807091

• 運(yùn)行在FPGA上的verilog程序(實(shí)現(xiàn)對(duì)ADC的控制)...免費(fèi)下載

  資源簡(jiǎn)介：運(yùn)行在FPGA上的verilog程序(實(shí)現(xiàn)對(duì)ADC的控制)...

  標(biāo)簽： verilog FPGA ADC 運(yùn)行

  上傳時(shí)間： 2013-12-28

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• 基于FPGA的八位risc cpu的設(shè)計(jì)....免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的八位risc cpu的設(shè)計(jì)....

  標(biāo)簽： FPGA risc cpu

  上傳時(shí)間： 2017-06-24

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• RAm的 verilog描述免費(fèi)下載

  資源簡(jiǎn)介：RAm的 verilog描述，在Quartus中驗(yàn)證正確，可根據(jù)程序改成其他參數(shù)

  標(biāo)簽： verilog RAm

  上傳時(shí)間： 2014-01-21

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• 位加法器的verilog程序與4×4 乘法器的verilog描述！！！免費(fèi)下載

  資源簡(jiǎn)介：位加法器的verilog程序與4×4 乘法器的verilog描述！！！

  標(biāo)簽： verilog 加法器 乘法器 程序

  上傳時(shí)間： 2013-12-21

  上傳用戶：ruixue198909

• 雙口RAM的verilog描述 雙口RAM的verilog描述免費(fèi)下載

  資源簡(jiǎn)介：雙口RAM的verilog描述 雙口RAM的verilog描述

  標(biāo)簽： verilog RAM 雙口

  上傳時(shí)間： 2013-12-23

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• spi 通信的master部分使用的verilog語言實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：spi 通信的master部分使用的verilog語言實(shí)現(xiàn)，可以做為你的設(shè)計(jì)參考。module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata);? ? input rstb,clk,mlb,start;? ? input [7:0] tdat;? //transmit data? ? input [1:0] cdiv;? /...

  標(biāo)簽： spi 通信 master verilog

  上傳時(shí)間： 2022-02-03

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• VxWorks中主備數(shù)據(jù)一致性功能組件的設(shè)計(jì)與實(shí)現(xiàn).pdf ：數(shù)據(jù)一致性是主備用系統(tǒng)必須解決的問題。目前主備 系統(tǒng)的一致性都采用手工編程來實(shí)現(xiàn)。導(dǎo)致代碼結(jié)構(gòu)繁雜免費(fèi)下載

  資源簡(jiǎn)介：VxWorks中主備數(shù)據(jù)一致性功能組件的設(shè)計(jì)與實(shí)現(xiàn).pdf ：數(shù)據(jù)一致性是主備用系統(tǒng)必須解決的問題。目前主備 系統(tǒng)的一致性都采用手工編程來實(shí)現(xiàn)。導(dǎo)致代碼結(jié)構(gòu)繁雜， 且效率不高。利用VxWorks的異常處理機(jī)制，結(jié)合risc cpu 的特性．設(shè)計(jì)實(shí)現(xiàn)了一個(gè)數(shù)據(jù)一致性功...

  標(biāo)簽： VxWorks 數(shù)據(jù)

  上傳時(shí)間： 2014-01-21

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• verilog-risc cpu 代碼 實(shí)現(xiàn)了簡(jiǎn)單的risc cpu免費(fèi)下載

  資源簡(jiǎn)介：verilog-risc cpu 代碼 實(shí)現(xiàn)了簡(jiǎn)單的risc cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計(jì)方法。該程序通過了modelsim仿真驗(yàn)證。 北航

  標(biāo)簽： verilog-risc risc cpu cpu

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