鎖相環(huán)調(diào)速系統(tǒng)的工作原理所謂鎖相環(huán)PLL(phase Loop Locked)是能完成兩個(gè)頻率信號(hào)相位同步的負(fù)反饋?zhàn)詣?dòng)控制系統(tǒng),它有三個(gè)基本單元;相位比較器、壓控振蕩器和低通濾波器.
資源簡(jiǎn)介：基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì),內(nèi)有設(shè)計(jì)過(guò)程和設(shè)計(jì)思想
上傳時(shí)間： 2013-08-13
上傳用戶(hù)：fqscfqj
資源簡(jiǎn)介：用verilog語(yǔ)言編寫(xiě)的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺(tái)
上傳時(shí)間： 2015-06-13
上傳用戶(hù)：wanqunsheng
資源簡(jiǎn)介：一種改進(jìn)的全數(shù)字鎖相環(huán)設(shè)計(jì) 一種改進(jìn)的全數(shù)字鎖相環(huán)設(shè)計(jì)
上傳時(shí)間： 2013-12-24
上傳用戶(hù)：stampede
資源簡(jiǎn)介：比較好的技術(shù)文章《基于VHDL的全數(shù)字鎖相環(huán)的設(shè)計(jì)》有關(guān)鍵部分的源代碼。
上傳時(shí)間： 2013-12-24
上傳用戶(hù)：362279997
資源簡(jiǎn)介：基于VHDL的全數(shù)字鎖相環(huán)的設(shè)計(jì) 有關(guān)鍵部分的源代碼 hehe !
上傳時(shí)間： 2015-12-18
上傳用戶(hù)：hgy9473
資源簡(jiǎn)介：一個(gè)自己編寫(xiě)的全數(shù)字鎖相環(huán)及其測(cè)試向量，比較簡(jiǎn)單但功能基本達(dá)到。
上傳時(shí)間： 2013-12-22
上傳用戶(hù)：xinzhch
資源簡(jiǎn)介：用于時(shí)鐘恢復(fù)的全數(shù)字鎖相環(huán)設(shè)計(jì)，可以去掉時(shí)鐘的抖動(dòng)。
上傳時(shí)間： 2016-05-23
上傳用戶(hù)：stewart·
資源簡(jiǎn)介：一種可編程的全數(shù)字鎖相環(huán)的絲線,可以用來(lái)做一個(gè)小的課程設(shè)計(jì)
上傳時(shí)間： 2014-02-11
上傳用戶(hù)：xwd2010
資源簡(jiǎn)介：基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì),內(nèi)有設(shè)計(jì)過(guò)程和設(shè)計(jì)思想
上傳時(shí)間： 2017-02-11
上傳用戶(hù)：evil
資源簡(jiǎn)介：介紹了一種采用N 先于M 環(huán)路濾波器的全數(shù)字鎖相環(huán)的設(shè)計(jì)實(shí)現(xiàn)。這種全數(shù)字鎖 相環(huán)采用了N 先于M 環(huán)路濾波器，可以達(dá)到濾除噪聲干擾的目的。文中講述了這種全數(shù)字鎖相環(huán)的結(jié)構(gòu)和工作原理，提出了各單元電路的設(shè)計(jì)和實(shí)現(xiàn)方法，并給出了關(guān)鍵部件的VHDI 代碼，最...
上傳時(shí)間： 2017-08-18
上傳用戶(hù)：love_stanford
資源簡(jiǎn)介：采用用verilog語(yǔ)言編寫(xiě)的全數(shù)字鎖相環(huán)的源代碼，適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
上傳時(shí)間： 2022-05-22
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資源簡(jiǎn)介：介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)描述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA加以實(shí)面。
上傳時(shí)間： 2014-12-28
上傳用戶(hù)：ruixue198909
資源簡(jiǎn)介：介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)描述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA加以實(shí)面。
上傳時(shí)間： 2013-10-20
上傳用戶(hù)：yl8908
資源簡(jiǎn)介：很好的全數(shù)字鎖相環(huán)源程序，大家有需要的可以看看
上傳時(shí)間： 2022-07-22
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資源簡(jiǎn)介：技術(shù)文章《自采樣比例積分控制全數(shù)字鎖相環(huán)的性能分析和實(shí)現(xiàn)》有一定參考價(jià)值
上傳時(shí)間： 2015-08-21
上傳用戶(hù)：silenthink
資源簡(jiǎn)介：介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法，詳細(xì)敘述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA實(shí)現(xiàn)。
上傳時(shí)間： 2013-08-11
上傳用戶(hù)：yare
資源簡(jiǎn)介：智能全數(shù)字鎖相環(huán)的設(shè)計(jì)用VHDL語(yǔ)言在CPLD上實(shí)現(xiàn)串行通信
上傳時(shí)間： 2014-01-08
上傳用戶(hù)：weiwolkt
資源簡(jiǎn)介：本文在說(shuō)明全數(shù)字鎖相環(huán)的基礎(chǔ)上，提出了一種利用FPGA設(shè)計(jì)一階全數(shù)字鎖相環(huán)的方法，并 給出了關(guān)鍵部件的RTL可綜合代碼，并結(jié)合本設(shè)計(jì)的一些仿真波形詳細(xì)描述了數(shù)字鎖相環(huán)的工作過(guò)程，最后對(duì)一些有關(guān)的問(wèn)題進(jìn)行了討論。
上傳時(shí)間： 2014-01-10
上傳用戶(hù)：asddsd
資源簡(jiǎn)介：全數(shù)字鎖相環(huán)電路的研制，使用的是VHDL語(yǔ)言
上傳時(shí)間： 2017-02-02
上傳用戶(hù)：壞天使kk
資源簡(jiǎn)介：智能 全數(shù)字鎖相環(huán)的設(shè)計(jì)
上傳時(shí)間： 2013-12-15
上傳用戶(hù)：498732662
資源簡(jiǎn)介：介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法，詳細(xì)敘述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA實(shí)現(xiàn)。
上傳時(shí)間： 2017-05-11
上傳用戶(hù)：Divine
資源簡(jiǎn)介：全數(shù)字鎖相環(huán)（adpll)的部分源程序代碼，是其中最重要的部分。
上傳時(shí)間： 2017-09-03
上傳用戶(hù)：liansi
資源簡(jiǎn)介：該文檔為基于DSP Builder的帶寬自適應(yīng)全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)總結(jié)文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-05-01
上傳用戶(hù)：
資源簡(jiǎn)介：隨著現(xiàn)代集成電路技術(shù)的發(fā)展，鎖相環(huán)已經(jīng)成為集成電路設(shè)計(jì)中非常重要的一個(gè)部分，所以對(duì)鎖相環(huán)的研究具有積極的現(xiàn)實(shí)意義。然而傳統(tǒng)的鎖相環(huán)大多是數(shù)模混合電路，在工藝上與系統(tǒng)芯片中的數(shù)字電路存在兼容問(wèn)題。因此設(shè)計(jì)一...
上傳時(shí)間： 2013-06-09
上傳用戶(hù)：mosliu
資源簡(jiǎn)介：全數(shù)字鎖相環(huán)ＶＨＤＬ描述并實(shí)現(xiàn)功能仿真，另附有圖形說(shuō)明
上傳時(shí)間： 2014-01-13
上傳用戶(hù)：shawvi
資源簡(jiǎn)介：全數(shù)字鎖相環(huán),包括ＤＰＤ，ＤＬＦ，ＤＣＯ．
上傳時(shí)間： 2015-10-13
上傳用戶(hù)：yt1993410
資源簡(jiǎn)介：一篇簡(jiǎn)單易懂的關(guān)于數(shù)字鎖相環(huán)概念原理設(shè)計(jì)的經(jīng)典文章
上傳時(shí)間： 2014-01-04
上傳用戶(hù)：hasan2015
資源簡(jiǎn)介：一階全數(shù)字鎖相環(huán)VERLOGIC程序代碼，調(diào)試通過(guò)。
上傳時(shí)間： 2013-12-15
上傳用戶(hù)：caixiaoxu26
資源簡(jiǎn)介：全數(shù)字鎖相環(huán) 功能與74297相同 提供參數(shù)配置
上傳時(shí)間： 2014-01-01
上傳用戶(hù)：英雄
資源簡(jiǎn)介：ＦＰＧＡ實(shí)現(xiàn)全數(shù)字鎖相環(huán)，利用硬件描述評(píng)議verilog HDL，頂層文件ＤＰＬＬ．Ｖ
上傳時(shí)間： 2014-01-09
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