VHDL——N位加法器設計
資源簡介：VHDL——N位加法器設計
上傳時間： 2013-12-20
上傳用戶：壞壞的華仔
資源簡介：VHDL的N位加法器，非常的好用，經過仿真驗證的！
上傳時間： 2016-07-25
上傳用戶：270189020
資源簡介：N位加法器源代碼，通用的，通過xilinx驗證，希望對大家有用。
上傳時間： 2015-06-06
上傳用戶：zhangzhenyu
資源簡介：8位加法器VHDL 8位加法器VHDL 8位加法器VHDL
上傳時間： 2014-01-11
上傳用戶：qq521
資源簡介：組合電路的設計8位加法器設計(ADD8.vhd)
上傳時間： 2016-10-13
上傳用戶：gonuiln
資源簡介：8位加法器設計是經過我認真仿真與設計出來的 希望對有需要的人有幫助
上傳時間： 2017-07-22
上傳用戶：xg262122
資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
上傳時間： 2015-05-13
上傳用戶：我們的船長
資源簡介：8位加法器和減法器設計實習報告
上傳時間： 2013-10-22
上傳用戶：sjyy1001
資源簡介：超前進位加法器的設計
上傳時間： 2013-10-19
上傳用戶：shen_dafa
資源簡介：VHDL實現的超前進位加法器
上傳時間： 2015-03-04
上傳用戶：leehom61
資源簡介：大學VHDL語言實驗大全,基于max-plus2平臺,內有8-3譯碼器,8位加法器,數字鐘，數碼顯示，74ls138，8，4位計數器，d，rs觸發器，加法器，交通燈等，此原碼基于長江大學可編程器件實驗箱,如要運行在其他平臺上需要重新定義管腳
上傳時間： 2013-12-23
上傳用戶：qiaoyue
資源簡介：這是用VHDL編寫的四位加法器，請多指教
上傳時間： 2013-12-12
上傳用戶：yepeng139
資源簡介：實現四位加法器的VHDL代碼，里面含有全加器的代碼
上傳時間： 2013-12-22
上傳用戶：stvnash
資源簡介：8位的加法器設計，分4個工程完成的，用的是Quartus II軟件。
上傳時間： 2014-01-20
上傳用戶：myworkpost
資源簡介：應用VHDL語言進行加法器的設計，比較器的設計，隨著VHDL語言的應用越來越廣泛，其重要性也更加明確。希望對大家有所幫助。
上傳時間： 2015-11-11
上傳用戶：gut1234567
資源簡介：VHD設計實例8位加法器的設計分頻電路數字秒表的設計
上傳時間： 2014-08-10
上傳用戶：yyq123456789
資源簡介：超前進位加法器得VHDL實現小點資料代碼
上傳時間： 2016-02-06
上傳用戶：gaojiao1999
資源簡介：32位加法器組成原理課程設計，串行進位完成，希望對大家有幫助
上傳時間： 2014-01-07
上傳用戶：refent
資源簡介：實現一位加法器的設計，假設輸入參數為A,B，則輸出為A,B的和
上傳時間： 2017-01-02
上傳用戶：baiom
資源簡介：1 8位加法器的設計 2 分頻電路 3 數字秒表的設計
上傳時間： 2014-01-02
上傳用戶：hn891122
資源簡介：8位加法器VHDL源程序，實驗題能夠在EDA開發系統中運行
上傳時間： 2013-12-29
上傳用戶：jhksyghr
資源簡介：這是用VHDL實現的8位加法器，對新手有點幫助。
上傳時間： 2014-01-05
上傳用戶：1079836864
資源簡介：運用VHDL語言實現四位超前進位加法器。
上傳時間： 2017-07-18
上傳用戶：66666
資源簡介：四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的設計原型
上傳時間： 2015-09-07
上傳用戶：jcljkh
資源簡介：介紹8位加法器、分頻電路、數字秒表的PPT，帶源碼，解釋詳細，一步一步學習，是學習VHDL的好
上傳時間： 2013-12-23
上傳用戶：Divine
資源簡介：題目：一位加法器的設計 試實現一個十進制的1位數加法器，其中十進制數編碼為8421碼。十進制數加法可首先轉換為二進制加法來執行。然后，若得到的和大于9，則產生一個進位值，并在得到的和值上加6(這是用來補足未使用的六種輸入組合)。 要求：（1）利用...
上傳時間： 2017-05-09
上傳用戶：明天明天明天
資源簡介：為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結果選擇高位的進位為1或者進位為...
上傳時間： 2013-12-19
上傳用戶：jshailingzzh
資源簡介：8位加法器的原代碼,主要內容下載看了就知道
上傳時間： 2013-12-16
上傳用戶：思琦琦
資源簡介：11,13,16位超前進位加法器的Verilog HDL源代碼。
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
資源簡介：VHDL 測試向量含測試向量（Test Bench）和波形產生：VHDL實例---相應加法器的測試向量（test bench).txt
上傳時間： 2015-05-13
上傳用戶：天涯
